01/10/2018, 16:10
Hỏi sử dụng phép toán Boolean trong Verilog
Mọi người cho mình hỏi là câu lệnh này có ý nghĩ như nào vậy?
if( (|(x & y)) == 0)
toán tử | là or bit vậy nó sau khi x and y thi nó or với gì vậy?
Bài liên quan
phép trên gọi là reduction OR
Tính x & y xong ra z
z có n bit thì phép reduction OR sẽ lấy OR n bit của z và cho ra 1 bit kết quả
tức là OR lần lượt các bit của z lại với nhau phải không b ?
Đúng rồi đó bạn